TYLsemi, nouvelle société de semi-conducteurs installée à San José, est sortie de l’ombre le 14 juillet 2026 avec un message simple : elle a levé 43 millions de dollars lors d’un tour early-stage sursouscrit pour industrialiser une plateforme de chiplets standards destinée aux processeurs IA personnalisés. L’ambition est claire : ramener le silicium sur mesure à un niveau de coût et de complexité supportable pour des acteurs qui n’ont ni les équipes, ni les moyens des géants du cloud.
Le financement, mené par Matter Venture Partners, réunit aussi Viola Ventures, GHOVC, Egis Technology et des investisseurs stratégiques de l’écosystème mondial des semi-conducteurs et de l’infrastructure IA dont les noms n’ont pas été dévoilés. Le caractère « oversubscribed » du tour n’est pas anodin : il signale que les investisseurs jugent désormais le couple chiplets + packaging avancé + UCIe suffisamment mûr pour financer non plus un discours, mais une feuille de route produit.
TYLsemi est cofondée par Mohit Gupta, CEO, et Sunil Bhardwaj, deux vétérans passés par Alphawave, SiFive, Cadence, Rambus et d’autres acteurs du secteur. Le timing compte aussi. Leur lancement intervient moins d’un an après le rachat d’Alphawave par Qualcomm, dans un marché où les briques d’interconnexion haut débit, de packaging et d’IP se recomposent rapidement. Là où des maisons d’ASIC classiques vendent surtout du design sur mesure, TYLsemi veut ajouter des blocs réutilisables déjà validés et prendre la main sur toute la chaîne jusqu’à la production.
TYLsemi mise sur le chiplet pour faire baisser le prix du silicium IA
Le cœur du pari de TYLsemi tient dans une idée devenue beaucoup plus crédible ces trois dernières années : séparer les fonctions d’une puce en plusieurs dies spécialisés, puis les réunir dans un même boîtier. La société vise en priorité les accélérateurs IA, les CPU de data center, le HPC, les puces réseau et télécom, ainsi que des SoC hétérogènes pour serveurs.
Cette approche répond à une pression industrielle très concrète. Selon Mohit Gupta, le coût d’un wafer de pointe est passé d’environ 15 000 dollars il y a cinq ans à près de 30 000 dollars aujourd’hui. En parallèle, les accélérateurs IA et HPC approchent souvent la taille maximale exploitable sur les procédés les plus avancés. Or, plus un die est grand, plus le rendement de fabrication se dégrade. Gupta souligne aussi la difficulté de boucler la timing closure sur un die proche de la taille du reticle : le dernier pourcent de finalisation peut absorber un effort d’ingénierie disproportionné.
C’est précisément ce que TYLsemi veut contourner. L’idée est de réserver les nœuds les plus chers au compute, et de laisser les fonctions d’I/O, d’alimentation voire de mémoire sur des procédés moins avancés. Dans le schéma décrit par l’entreprise, le calcul pourrait migrer vers du 2 nm ou de l’A14 chez TSMC, pendant que les interfaces haut débit resteraient en 3 nm et que la gestion d’alimentation utiliserait du 16 nm. Ce découpage n’a rien d’abstrait : il cherche à réduire le coût du millimètre carré là où il n’apporte pas de gain décisif.
Pour suivre l’actualité des semi-conducteurs et de l’IA côté infrastructure, on peut aussi consulter nos analyses sur TechPi.
Un modèle de coût qui promet jusqu’à 57 % de TCO en moins
TYLsemi avance une comparaison illustrative entre deux approches pour 100 000 unités. D’un côté, une puce monolithique de 700 mm² en classe 3 nm. De l’autre, un System-in-Package composé d’un die de calcul de 500 mm² en 3 nm et de quatre chiplets I/O de 100 mm² sur un nœud N-1, donc moins avancé et moins coûteux.
Le résultat affiché par l’entreprise est spectaculaire, même s’il faut rappeler qu’il s’agit d’une modélisation illustrative, pas d’une grille tarifaire. TYLsemi estime le coût total de possession à 350 millions de dollars pour le modèle monolithique, contre 150 millions pour l’approche multi-chiplets, soit environ 57 % de réduction. Sur le prix unitaire, la société évoque 3 000 dollars pour une puce monolithique contre 600 dollars pour le module en chiplets.
L’essentiel n’est pas seulement dans l’écart brut, mais dans ce qu’il recouvre : de meilleurs yields grâce à des dies plus petits, la réutilisation d’un même silicium I/O sur plusieurs générations, moins de licences IP à réintégrer à chaque projet et un effort d’ingénierie davantage concentré sur le bloc qui différencie vraiment le client, à savoir le calcul.
Cette promesse arrive au bon moment. Le marché des accélérateurs IA est cité par Mohit Gupta comme pouvant atteindre 604 milliards de dollars d’ici 2033. À ce niveau de volume, la logique multi-chiplet devient pour TYLsemi une réponse d’industrialisation, pas seulement une option d’architecture.
TYL.IO, TYL.Power, TYL.Mem : trois familles pour standardiser ce que les clients réinventent encore
Le portefeuille dévoilé s’articule autour de trois familles de chiplets dits « foundation » :
- TYL.IO pour la connectivité ;
- TYL.Power pour l’alimentation intégrée au package ;
- TYL.Mem pour la connectivité mémoire, avec une architecture encore non détaillée.
Le premier produit identifié est TYL.IO PCIe, un chiplet de 32 lignes PCIe Gen7/CXL relié au die de calcul via UCIe. Autrement dit, TYLsemi veut sortir la fonction PCIe/CXL du gros processeur principal pour en faire une brique réutilisable. La suite de la feuille de route comprend TYL.IO Scale, un bloc de SerDes 224G+ destiné aux liaisons inter-XPU à l’échelle du rack, avec environ 72 lignes et une bande passante agrégée annoncée autour de 14 To/s. La société mentionne aussi TYL.IO EIC pour les co-packaged optics.
Du côté de l’alimentation, TYL.Power prend la forme d’un chiplet IVR en 16 nm avec passifs intégrés, conçu pour rapprocher la régulation de tension des dies de calcul et exploiter la télémétrie du die dans une boucle de contrôle fermée. Quant à TYL.Mem, TYLsemi confirme la direction — des chiplets de connectivité mémoire — mais ne donne pour l’instant ni architecture, ni spécifications, ni calendrier détaillé.
Le premier jalon concret est fixé au second semestre 2027, avec des échantillons industriels attendus pour TYL.IO et TYL.Power, en partenariat avec TSMC. Le détail du positionnement est disponible dans le rapport source consacré à TYLsemi.
Avec TYL.Forge, la start-up veut vendre une puce complète, pas seulement des blocs IP
L’autre brique stratégique s’appelle TYL.Forge. C’est la proposition la plus offensive de TYLsemi face aux acteurs établis du custom silicon. Là où beaucoup de fournisseurs s’arrêtent au design ou à l’IP, la jeune pousse promet une prise en charge de bout en bout : architecture, front-end design, implémentation physique, tape-out, packaging, assemblage, test, qualification et production de volume.
Le client peut arriver à plusieurs niveaux de maturité. Il peut fournir un RTL compute propriétaire, une architecture conceptuelle à concrétiser, voire un compute die déjà existant que TYLsemi intégrera avec ses propres chiplets. En revanche, la société précise qu’elle ne se substitue pas à l’invention du cœur de calcul lui-même : l’architecture différenciante reste du côté du client.
Le public visé est clairement identifié : startups IA, sociétés systèmes, développeurs de CPU serveurs Arm ou RISC-V, plus largement tous les acteurs qui veulent du silicium avancé sans bâtir en interne toutes les équipes backend, packaging et supply chain. TYLsemi affirme pouvoir réduire jusqu’à 50 % le temps et le coût de développement par rapport à un programme d’ASIC classique.
Sur le calendrier, la société vise 6 à 9 mois entre un RTL mature et le tape-out, puis environ 4 à 5 mois de fabrication et 2 mois pour l’assemblage, le test et la qualification. Dans le scénario le plus favorable, un client disposant déjà d’une architecture mûre pourrait obtenir des échantillons de production en environ 12 mois. TYLsemi reste toutefois prudente : les allers-retours entre architecture et implémentation restent l’une des grandes causes d’allongement de cycle.
La prochaine étape se joue en 2027, avec TSMC en première ligne
À court terme, tout se jouera sur l’exécution. TYLsemi démarre dans l’écosystème TSMC, aussi bien pour la fabrication des chiplets que pour le packaging avancé. La société dit vouloir explorer ensuite d’autres options, notamment Intel avec EMIB et Foveros, ainsi qu’ASE et Amkor côté OSAT.
Les deux points à surveiller sont donc connus. D’abord, l’arrivée effective des samples TYL.IO et TYL.Power en 2027, premier test industriel de la promesse. Ensuite, l’apparition de premiers clients nommés et de fiches techniques plus détaillées, en particulier sur la latence, la consommation, la compatibilité protocolaire au-dessus d’UCIe et la future brique TYL.Mem. Si ces étapes sont tenues, TYLsemi espère voir les processeurs de ses clients arriver sur le marché entre 2029 et 2030.
